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vhdl状态机进不了状态st0

发布时间:2019-07-01 04:56 来源:未知 编辑:admin

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  没细看,不过你把时钟信号落了,一般来说都要有一个时钟信号来驱动,(没有的话应该不行),其它的应该没问题。没有时钟来驱动信号转换。在process begin 后面加一句 if clockevent and clock=1 then(上升沿触发)或if rising_edge(clock) then就行了(别忘了end if;)。

  时钟写了的,在第二张图的最后面有CLK的,麻烦再看看,谢谢!个人觉得是LN和LM是不是有点小问题?看波形图是有状态转换的,但就是进不了st0

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