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一个module里可以写两个状态机吗

发布时间:2019-07-22 03:01 来源:未知 编辑:admin

  分开放,这是verilog coding style的一种良好习惯,每个文件里面只包含一个独立的module

  把所有这些文件放在同一个目录下,在top文件里实例化这些module就可以调用了

  top文件和新建一个module一样的,不过模块里主要是定义连线和实例化子模块,你随便找本verilog的教程就有啦:)

  实例化是这样的,greycode是你的module名字,G1是实例化名字(可任意),后面括号里的东东需要跟你定义的端口顺序一致。建议不要采用这种顺序绑定的形式,建议采用端口命名绑定方式

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